Verilog HDL 仿真中的一些 Signed Trap
Verilog/System Verilog 一直以来被冠以 残缺语言 的称号。在许多的地方，由于仿真器/编译器实现的机制问题，导致很多地方的代码写法十分反直觉。尤其是对IEEE标准实现的不同，导致同样的代码在不同的工具编译后，会产生不同的输出结果。这些问题其实大大破坏了HDL生态的构建和同一，尤其是，会让人在无关紧要的地方浪费大量debug的时间 （╯‵□′）╯︵┴─┴
VCS_MX 与 Vivado IP库 仿真联调
最近有遇到使用VCS仿真带有Vivado IP的情况，一开始被组里老师劝退说vcs和vivado版本不容易适配，被推荐了ies。后来想想，其实还是可以自己试一试的，于是有了这篇学习记录。IP仿真库编译 Vivado提供TCL和GUI形式的库编译方式，2020版的vivado开始需要指定gcc的位置了，这其实也是课题组里服务器不能对较新版vcs编译出仿真