Verilog/System Verilog 一直以来被冠以 残缺语言 的称号。在许多的地方，由于仿真器/编译器实现的机制问题，导致很多地方的代码写法十分反直觉。尤其是对IEEE标准实现的不同，导致同样的代码在不同的工具编译后，会产生不同的输出结果。这些问题其实大大破坏了HDL生态的构建和同一，尤其是，会让人在无关紧要的地方浪费大量debug的时间 （╯‵□′）╯︵┴─┴

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